Nand Gate만을 이용한 Full Adder 설계

스팍군 > 문서박스 > 기본 폴더 | 2008/05/12

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저작시기 : 2008/05
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소개글

Full Adder을 nand gate만을 이용하여 설계한다.

1. 목적
2. 실험 내용
3. simulation 분석과 토의
4. 참고문헌
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<해피캠퍼스 자료관리팀>

본문내용

※위의 Full Adder의 timing diagram을 보면 출력인 S는 nand gate를 6번을 통과하기 때문에 propagation이 발생하는 것을 알 수 있다. 출력 C 또한 nand gate를 4번 통과하기 때문에 propagation이 발생한다. 하지만 timing diagram에서 나온 것과 같이 timing hazard가 발생하지 않는다는 것을 알 수 있다.

2)hw1
=>static 1 hazard가 발생하기는 했지만 xy가 00 11일때 z=0001,c=0이 출력이 되었고 xy=01일때 z=a+b, c=1이 출력 xy=10일때 z=a-b, c=1이 출력되었다.

※timing diagram을 보면 z1의 timing diagram에서 900.0ns부근과 z3의 100ns, 500ns, 700ns 부근에서 static 1 hazard가 나타나는 것을 알 수 있다. 이 timing hazard가 발생하는 원인은 Full Adder의 입력에 들어가는 A와 B, Cin값이 propagation delay차이 때문이다. 특히 Cin의 경우 게이트를 8번을 통과하고 A의 경우 게이트를 1번 통과한 후 Full Adder로 입력되므로 propagation에 의한 차이가 있음이 명백했다. timing diagram에서도 hazard가 생기는 곳은 Carry가 생기거나 없어지는 곳에서 생기는 것을 알 수 있다. 그러므로 timing hazard는 설계상에서 해결을 하지 말고 setup time이나 hold time를 고려한 설계를 하면 없어 질 수 있을 것이다. 이를 해결하기 위한 간단한 방법으로는 출력단인 Z에 0.2us의 클럭이 들어오는 D flip-flop을 설치하면 해결될 것이다.

참고자료

• John F Wakerly 「Digital Design principle and pratics 2nd edition」 adtec. 1994 P.340~345
• Donard P. leach 「Digital principle and applications 5nd edition」 Mc grawhill. 1996 P.256~261

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