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1. UP-DOWN COUNTER(4-bit) 설계

(1,500원, 5Page) 기본폴더 | 2008/09/03 14:39

1) Main module Verilog HDL Source //module선언 // 입, 출력포트 선언 // 뒤에서 always 사용으로 인한 output의 reg선언 // 중간신호 연결할 wire 선언 // synchronous clock의 조건을 선언 // clock 다음 순위인 reset 조건 설정 reset에는 모든 out..

태그 : 설계, UP-DOWN COUNTER, COUNTER

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2. Shitf Register 설계

(800원, 3Page) 기본폴더 | 2008/09/03 14:36

1) Main module Verilog HDL Source // module선언 // 입, 출력포트 선언 // 뒤에서 always 사용으로 인한 output의 reg선언 // asynchronous reset과 clock의 조건을 선언 // mode가 0일 경우 출력값 유지 // mode가 1일 경우 출력값..

태그 : 설계, Testbench Source, Shitf Register

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3. 통신이론 - Pulse Modulations Mathlab

(1,000원, 4Page) 기본폴더 | 2008/09/03 14:31

Pulse Modulations message signal: = cos() +0.8cos() -0.5cos() , where 1-1. Plot the message signal (0~5sec) = cos() +0.8cos() -0.5cos() , 1-2. Plot the sample-and-hold PAM signal with sec (0~5sec) 1-3. Plot the PWM+ramp signal with ..

태그 : Pulse Modulations Ma, 통신이론, mathlab

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4. hot effect carrier

(300원, 1Page) 기본폴더 | 2008/09/03 14:23

반도체를 이용한 트랜지스터에서 발생하는 현상입니다. 보통 트랜지스터 구조에서 Source와 Drain이 우리가 사용하는 두 터미널이고 Gate는 이 두 터미널 사이의 전류의 흐름을 제어하는 것입니다. 여기서 최근 공정이 발전하면서 점차 더 작은 소자가 가능해 졌고, 이에 따라 ..

태그 : 전류, 사이, 터미널, 반도체

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